Stage Ingenieur Verification Digitale (H/F/D), Valbonne

Chez Bosch, tout tourne autour de toi, de notre activité et de notre environnement. Notre promesse à ton égard est inébranlable : nous grandissons ensemble, nous prenons plaisir à notre travail et nous nous inspirons mutuellement. Rejoins-nous et vis avec nous des moments Bosch uniques.

En 1886, Robert Bosch a fondé à Stuttgart l’« Atelier de mécanique de précision et d’électrotechnique ». C’est là que trouve ses racines l’entreprise qui opère aujourd’hui à l’échelle mondiale et qui, dès ses débuts, s’est distinguée par sa force d’innovation et son engagement social.

Pour nous, le développement durable consiste à assurer le succès à long terme de l’entreprise tout en protégeant les ressources naturelles indispensables à la vie des générations actuelles et futures. Chez nous, l’écologie est le moteur de l’innovation. Parallèlement, nous assumons pleinement notre responsabilité sociale, non seulement au sein de l’entreprise, mais aussi au-delà.

La conformité fait partie intégrante de notre système de valeurs d’entreprise. Grâce à des règles de conduite applicables dans le monde entier, nous souhaitons protéger nos collaborateurs, notre entreprise ainsi que nos clients et partenaires.

Description du poste

Ce poste de stagiaire est à pourvoir au sein de l'équipe SoC Digital Verification pendant 6 mois, votre mission sera de prendre en charge l'étude et le développement de l'horloge UVC (UVM Verification Component). L'UVC est une abstraction du stimulus et de la surveillance nécessaires pour vérifier un composant de conception, une interface ou des protocoles. Le terme "composant de vérification" est parfois utilisé de manière interchangeable avec "Verification IP (VIP)". Cet UVC sera utilisé pour vérifier un CGU (Clock Generator Unit). Le CGU génère toutes les horloges du SoC, c'est le composant essentiel.

Le développement se fera en langage SystemVerilog avec la méthodologie UVM.

Responsabilités :

• Se familiariser avec le langage SystemVerilog et la méthodologie de vérification universelle (UVM),
• Créer une horloge UVC,
• Développer un banc de test pour tester cette UVC,
• Rédiger un plan de test.

Qualifications

Compétences et expérience requises :

• Actuellement étudiant en ingénierie électronique numérique,
• Bon niveau d'anglais écrit et parlé,
• Connaissance de base de Linux.

Compétences et expérience souhaitées :

• Compétences en script ou en programmation (C, Python, SystemVerilog,...),
• Connaissance de l'UVM.